查看“︁逻辑门”︁的源代码

逻辑门是在集成电路上的基本组件。简单的逻辑门可由晶体管组成。这些晶体管的组合可以使代表两种信号的高低电平在通过它们之后产生高电平或者低电平的信号。高、低电平可以分别代表逻辑上的“真”与“假”或二进制当中的1和0，从而实现逻辑运算。
== 符號表 ==
{| class="wikitable"
!类型
![[美国国家标准学会|ANSI]]及[[电气电子工程师学会|IEEE]]标准
![[国际电工委员会|IEC]]标准
!名称
!说明
![[逻辑函数]]表示!
!真值表
|-
|NOT||[[File:128px-NOT_ANSI.svg.png|NOT]]||[[File:128px-IEC_NOT.svg.png|NOT]]||「非」门||輸入的高低狀態會逆轉。||<math>\bar{A}</math>||
{| class="wikitable" align=right
|- bgcolor="#ddeeff" align="center"
|'''输入''' || '''输出'''
|- bgcolor="#ddeeff" align="center"
| A || NOT A
|- bgcolor="#ddffdd" align="center"
|0 || 1
|- bgcolor="#ddffdd" align="center"
|1 || 0
|}
|-
|'''[[与门|AND]]'''||[[File:AND_ANSI.svg|128px|AND]]||[[File:IEC_AND.svg|AND]]||「与」门╱「及」閘╱「且」閘||所有輸入為高時，才會有高的輸出。<br />一低出低。||<math>A \cdot B</math>||
{| class="wikitable" align=right
|- bgcolor="#ddeeff" align="center"
|colspan=2|'''输入''' || '''输出'''
|- bgcolor="#ddeeff" align="center"
| A || B || A AND B
|- bgcolor="#ddffdd" align="center"
|0 || 0 || 0
|- bgcolor="#ddffdd" align="center"
|0 || 1 || 0
|- bgcolor="#ddffdd" align="center"
|1 || 0 || 0
|- bgcolor="#ddffdd" align="center"
|1 || 1 || 1
|}
|-
|'''[[与非门|NAND]]'''||[[File:NAND_ANSI.svg|128px|NAND]]||[[File:IEC_NAND.svg|NAND]]||「与非」门╱「反及」閘╱「非與」閘╱「反且」閘||所有输入为高时，才会有低的输出。<br />一低出高。||<math>\overline{A\cdot B}</math>||
{| class="wikitable" align=right
|- bgcolor="#ddeeff" align="center"
|colspan=2|'''输入''' || '''输出'''
|- bgcolor="#ddeeff" align="center"
| A || B || A NAND B
|- bgcolor="#ddffdd" align="center"
|0 || 0 || 1
|- bgcolor="#ddffdd" align="center"
|0 || 1 || 1
|- bgcolor="#ddffdd" align="center"
|1 || 0 || 1
|- bgcolor="#ddffdd" align="center"
|1 || 1 || 0
|}

|-
|'''[[或门|OR]]'''||[[File:OR_ANSI.svg|128px|OR]]||[[File:IEC_OR.svg|OR]]||「或」门/「或」閘||所有输入为低时，才会有低的输出。<br />一高出高。||<math>A + B \, </math>||
{| class="wikitable" align=right
|- bgcolor="#ddeeff" align="center"
|colspan=2|'''输入''' || '''输出'''
|- bgcolor="#ddeeff" align="center"
| A || B || A OR B
|- bgcolor="#ddffdd" align="center"
|0 || 0 || 0
|- bgcolor="#ddffdd" align="center"
|0 || 1 || 1
|- bgcolor="#ddffdd" align="center"
|1 || 0 || 1
|- bgcolor="#ddffdd" align="center"
|1 || 1 || 1
|}
|-
|'''[[或非门|NOR]]'''||[[File:NOR_ANSI.svg|128px|NOR]]||[[File:IEC_NOR.svg|NOR]]||「或非」门╱「反或」閘╱「非或」閘╱「反或」閘||所有输入为低时，才会有高的输出。<br />一高出低。||<math>\overline{A + B}</math>||
{| class="wikitable" align=right
|- bgcolor="#ddeeff" align="center"
|colspan=2|'''输入''' || '''输出'''
|- bgcolor="#ddeeff" align="center"
| A || B || A NOR B
|- bgcolor="#ddffdd" align="center"
|0 || 0 || 1
|- bgcolor="#ddffdd" align="center"
|0 || 1 || 0
|- bgcolor="#ddffdd" align="center"
|1 || 0 || 0
|- bgcolor="#ddffdd" align="center"
|1 || 1 || 0
|}

|-
|'''[[异或门|XOR]]'''||[[File:XOR_ANSI.svg|128px|XOR]]||[[File:IEC_XOR.svg|XOR]]||「异或」门╱「互斥或」閘||只有其中一个输入为高时，输出为高；否则为低。||<math>A \oplus B</math>||
{| class="wikitable" align=right
|- bgcolor="#ddeeff" align="center"
|colspan=2|'''输入''' || '''输出'''
|- bgcolor="#ddeeff" align="center"
| A || B || A XOR B
|- bgcolor="#ddffdd" align="center"
|0 || 0 || 0
|- bgcolor="#ddffdd" align="center"
|0 || 1 || 1
|- bgcolor="#ddffdd" align="center"
|1 || 0 || 1
|- bgcolor="#ddffdd" align="center"
|1 || 1 || 0
|}
|-
|'''[[同或门|XNOR]]'''||[[File:XNOR_ANSI.svg|128px|XNOR]]||[[File:IEC_XNOR.svg|XNOR]]||「同或」门╱「反互斥或」閘╱「互斥反或」閘╱「互斥或非」閘||只有其中一个输入为高时，输出为低；否则为高。||<math>\overline{A \oplus B}</math><br />或<math>{A \odot B}</math>||
{| class="wikitable" align=right
|- bgcolor="#ddeeff" align="center"
|colspan=2|'''输入''' || '''输出'''
|- bgcolor="#ddeeff" align="center"
| A || B || A XNOR B
|- bgcolor="#ddffdd" align="center"
|0 || 0 || 1
|- bgcolor="#ddffdd" align="center"
|0 || 1 || 0
|- bgcolor="#ddffdd" align="center"
|1 || 0 || 0
|- bgcolor="#ddffdd" align="center"
|1 || 1 || 1
|}
|}

 

[[Category:Science]]